EA773: Laboratório de Circuitos Lógicos

FEEC/ Unicamp

Segundo Semestre de 2011

Turma C Turma D Turma U Turma W Turma S Turma T
Profa. Wu, Shin - Ting
ting at dca dot fee dot unicamp dot br
Sala 317, Bloco A
Profs. José Luis Azcue Puma e Juvenil Severino da Costa Jr.
(jl dot azcue at gmail dot com) e (juvenilj at yahoo dot com dot br)
Prof. Roberto de Alencar Lotufo
lotufo at dca dot fee dot unicamp dot br
Sala 313B, Bloco A
Monitores: Marcos Antonio Grappeggia (marcosgrappeggia at gmail dot com)
Avenida Albert Einstein nš 400

http://www.dca.fee.unicamp.br/courses/EA773/2s2011

[Objetivo] [Calendário de Atividades] [Relatórios das Experiências] [Monitoria] [Notas e Frequência] [Critério de Avaliação] [Unicamp - Ensino Aberto]

Objetivo

Esta disciplina tem como objetivo proporcionar aos alunos uma visão prática das teorias desenvolvidas na disciplina EA772 (Circuitos Lógicos), através de experiências com componentes digitais em distintos ambientes de desenvolvimento. Serão introduzidos o conceito de restrições temporais no projeto e a linguagem de especificação VHDL.


Calendário de Atividades

Aulas Quinzenais
Turma C
Turma D
Turma S
Turma T
Turma U
Turma W
Experiências
1
08/8
15/8
05/8
12/8
04/8
11/8
Roteiro do Primeiro Experimento
Material Compelementar:Adição em Complemento de 2
2
22/8
29/8
19/8
26/8
18/8
25/8
Roteiro do Segundo Experimento
3
05/9
12/9
16/9
09/9
01/9
08/9
Roteiro do Terceiro Experimento
4
19/9
26/9
30/9
23/9
15/9
22/9
Primeira Avaliação Individual
Roteiro do Quarto Experimento
5
03/10
17/10 -> 10/10
14/10
07/10
29/9
13/10
Roteiro do Quinto Experimento
6
24/10
07/11 -> 31/10
04/11
11/11
20/10
10/11
Segunda Avaliação Individual
Projeto
7
21/11 -> 7/11
28/11 -> 21/11
18/11
25/11
24/11
01/12

Relatórios

Um relatório deve conter: A seção Descrição do Experimento deve conter uma descrição minuciosa dos detalhes de cada projeto. O que seria uma descrição minuciosa? Ela deve conter todas as etapas do seu projeto, desde a especificação concisa e objetiva do problema até o layout da montagem (circuito impresso), quando pertinente, e testes:
  1. Especificação do problema, distinguindo as variáveis (sinais) de entrada e as variáveis (sinais) de saída. No caso de circuitos sequenciais, os estados da circuito devem ser definidos. Para cada variável e estado deve-se escolher um símbolo. Nesta etapa, pode-se ainda decompor um problema em vários sub-problemas e adota-se os passos seguintes para projetar um circuito para cada sub-problema.
  2. Organização em uma tabela todas as possíveis combinações de variáveis de entrada (e/ou estado atual) e todas as possíveis combinações de variáveis de saída (e/ou próximo estado).
  3. Derivação, a partir da tabela, das expressões lógicas que relacionam cada variável de saída com as variáveis de entrada (e/ou estado atual). No caso de circuitos sequenciais, deve-se incluir expressões lógicas que relacionam cada bit do próximo estado com todos os bits do estado atual e variáveis de entrada.
  4. Simplificação das expressões.
  5. Identificação dos componentes disponíveis que implementem as funções lógicas definidas e adequação das expressões lógicas às variáveis disponíveis nos componentes.
  6. Desenho do esquema eletro-lógico do circuito ou especificação em VHDL.
  7. Simulação do circuito, quando o ambiente de desenvolvimento é Quartus II/MaxPlus (lógica do FPGA).
  8. Desenho do layout de montagem, quando a família de lógica utilizada é TTL/CMOS.
  9. Resumo dos tempos de operação do seu projeto, quando o ambiente de desenvolvimento é Quartus II/MaxPlus (lógica do FPGA).
  10. Testes realizados.
Quando se identifica desde início do projeto circuitos integrados capazes de realizarem a função desejada, pode-se mapear as variáveis de entrada, de saída e de estado às variáveis de cada CI e obter as expressões lógicas simplificadas que relacionam diretamente com os sinais do CI. Neste caso, é importante que seja apresentada, no mínimo, a tabela-verdade do componente utilizado. Os critérios utilizados para correção dos relatórios são listados no formulário de correção.

Monitoria

Horário (provisório)
Intervalos Segunda Terça Quarta Quinta Sexta
10:00-12:00 - - - - -
12:00-12:30 - Juvenil - - Juvenil
12:30-13:00 Marcos Juvenil - - Juvenil
13:00-14:00 Marcos Juvenil - - Juvenil
14:00-15:00 - - - - -
15:00-17:00 - - - - -
17:00-18:30 - José José Marcos -
18:30-19:00 - José José - -
19:00-20:30 - - Marcos - -
20:30-22:00 - Marcos - - -

Critério de Avaliação

Nota média das atividades será calculada de acordo com o critério a seguir:

M = 0.1*(E1 + E2 + E3 + E4 + E5) + 0.3 * Pr + 0.1*(A1 + A2)

onde Importante: Diferentemente dos "experimentos de constatação", os experimentos deste laboratório envolvem pequenos projetos. Portanto, é fundamental que os alunos façam as atividades de preparo antes para terem melhor aproveitamento nas aulas. A realização dos experimentos é importante. Mesmo não precisando ser 100% a frequência, os alunos devem apresentar os resultados de todas as atividades. O professor poderá fazer arguições (escritas) individuais quando as atividades de preparo não forem entregues no início de cada aula. O resultado poderá influenciar na nota de relatório ou de projeto de todos os membros do grupo.

Nota Final:

Se ( M >= 5,0 e todas as notas Ei,Ai,Pr >= 3,0 ) e a frequência for superior ou igual a 75% então a média final MF será dada por

MF = M

Caso somente a frequência for superior ou igual a 75%, o aluno deverá realizar o EXAME obrigatório no dia da aula na semana de exames (12 a 17 de dezembro) e sua média final será dada por:

MF = (M + E)/2

O exame será um mini-projeto a ser implementado individualmente em 4 horas.


Notas e Frequências


Links Adicionais


Last modified: Wed Jul 27 13:16:37 2011

"Esta página, assim como todas as páginas sob esta mesma árvore, não é uma publicação oficial da UNICAMP, seu conteúdo não foi examinado e/ou editado por esta instituição. A responsabilidade por seu conteúdo é exclusivamente do autor."

"This page, as well as all pages under this same tree, is not an official publication from UNICAMP; its content has not been verified and/or edited by this institution. The author is solely responsible by its contents."