EA773: Laboratório de Circuitos Lógicos

Esta disciplina tem como objetivo proporcionar aos alunos uma visão prática das teorias desenvolvidas na disciplina EA772 (Circuitos Lógicos), através de experiências com componentes digitais em distintos ambientes de desenvolvimento. Serão introduzidos os conceitos de restrições temporais no projeto e a linguagem de especificação VHDL.

Calendário de Atividades

Prof. Lotufo

Prof. Gudwin

• Monitores: Guilherme Duarte Marmerola e Marcos Antonio Grappeggia

Nota média das atividades será calculada de acordo com o critério a seguir:

M = 0.45*(E1 + E2 + E3 + E4 + E5)/5 + 0.55 * Pr

• M = Média das atividades
• Ei = min(Ri,Ai) = Nota individual da Experiência i
• Ri = Nota do relatório da Experiência i (grupo)
• Ai = Nota da Arguição (individual) da Experiência i
• Pr = min(Rpr,Apr) = Nota individual de Projeto
• Rpr = Nota do Relatório do Projeto (grupo)
• Apr = Nota da Arguição (individual) sobre o projeto

Nota Final:

Se ( M >= 5,0 e todas as notas Ei,Ai,Pr >= 3,0 ) e a frequência for superior ou igual a 75% então a média final MF será dada por

MF = M

Caso somente a frequência for superior ou igual a 75%, o aluno deverá realizar o EXAME obrigatório no dia da aula na semana de exames e sua média final será dada por:

MF = (M + E)/2

O exame será um mini-projeto a ser implementado individualmente em 4 horas.

• Turma G
• Turma H
• Turma O
• Turma P

Links Adicionais

• Pinagem de CIs 74*
• Cyclone II FPGA Starter Development Board - Reference Manual
• Quartus II Web Edition Software : driver para Windows 7. O mesmo pode ser pego diretamento no SATE ou SIFEEC.
• Arquivo de Pinagem do Kit FPGA-SDB
• Tutorial - Altera Quartus II
• Introduction to the Quartus II Software - Version 9.1
• Quartus II Classic Timing Analyzer, Quartus II 9.1 Handbook, Volume 3
• Tutoriais sobre VHDL: Tutorial VHDL - Unifei; VHDL Primer; VHDL Tutorial: Learn By Example; VHDL Tutorial; The Art of VHDL Synthesis
• Circuito de Debouncer: Alternativas para debounce. As 10 chaves SW do kit FPGA-SDB foram projetadas para uso de entrada de dados sensíveis a nível. Se quiser utilizá-las como entrada sensível a borda, precisa incluir um circuito de debouncer.
• Chaveamento de níveis lógicos
• Flip-flops
• Portas (de lógica) tri-state
• Tabelas de excitação de FFs
• 74LS TTL Components
• 74 Series Logic ICs: Referência 1 e Referência 2
• Dispositivos Lógicos: Famílias da Lógica; Dispositivos de Lógica Programável; CPLD x FPGA
• Alguns datasheet específicos: 7404; 7408; 7432; 7442; 7447; 7473; 7474; 7485; 7486; 7476; 74138; 74139; 74143; 74145; 74147; 74154; 74157; 74160-74163; 74181; 74182; 74194; 74244; 74245; 74283
• Redação técnica: Como fazer relatório técnico?; Como redigir trabalhos científicos?
• Capítulo 8 do livro: "Circuitos Lógicos: Teoria e Laboratório", D. Camilo, J.B.T. Yabu-uti e Y. Yano

Last modified: Fri Mar 28 17:39:37 2012

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