Sua proposta deve conter (a) o mapa de memória, (b) o número de chips necessários de cada tipo, (c) a tabela de decodificação de endereços e (d) os circuitos lógicos para a geração do sinal Chip Select* (CS*) de cada chip utilizado na memória ou na entrada/saída. Use a decodificação completa (sem espelhamento).

Mapa de memória:

• 2 MB ROM: $00 0000 a $1F FFFF
• 3 MB RAM: $20 0000 a $4F FFFF
• Espaço livre: $50 0000 a $FE FFFF
• Entrada/Saída: $FF 0000 a $FF FFFF

Número de chips:

• 2 MB ROM: 2 chips de 512k X 8 formam 512 k palavras ou 1 MB; logo são necessários 2 pares (4 chips).
• 3 MB RAM: 2 chips de 256k X 8 formam 256 k palavras ou 512 kB; logo são necessários 6 pares (12 chips).

EPROM: sigla de Erasable Programable Read Only Memory; trata-se de uma memória não volátil que, em uso normal, permite apenas a leitura de seus dados; entretanto, sob condições especiais ela pode ser apagada (uso de luz ultra-violeta) e regravada (aplicação de tensão mais alta que a tensão de alimentação convencional); cada transistor (célula de memória) possui uma floating gate (porta flutuante) que fica isolada eletricamente dos outros terminais e que serve para armazenar carga elétrica; a presença ou ausência de carga nesta porta é que determina se está armazenado um bit 0 ou 1.

EEPROM: sigla de Electrically Erasable Programable Read Only Memory; trata-se de uma memória não volátil que, em uso normal, permite apenas a leitura de seus dados; entretanto, com o uso de circuitos especiais ela pode ser apagada (eletricamente) e regravada (aplicação de tensão mais alta que a tensão de alimentação convencional); cada transistor (célula de memória) possui uma floating gate (porta flutuante) que fica isolada eletricamente dos outros terminais (mas bem mais próxima destes que no caso da EPROM) e que serve para armazenar carga elétrica; a presença ou ausência de carga nesta porta é que determina se está armazenado um bit 0 ou 1.

Quanto às comparações:

• mecanismo de programação: EPROMs são programadas (gravadas/escritas) se receberem a aplicação de uma tensão (12 a 25 V) mais alta que a tensão normal (5 V) de alimentação em um determinado pino (Vpp) segundo um padrão temporal especificado pelo fabricante; esta tensão irá forçar a passagem de elétrons pelo material isolante (efeito avalanche) e carregar a porta flutuante. EEPROMS usam um efeito da mecânica quântica chamado Tunelamento de Fowler-Nordheim que permite que, quando determinados níveis de tensão são aplicados nas portas, elétrons passem pela camada isolante mesmo sem receber um alto nível de energia para vencer a barreira (como ocorre no efeito avalanche).
• mecanismo de limpeza (erase): EPROM é apagada pela exposição da mesma a uma fonte de luz ultra-violeta (o chip possui uma janela de quartzo transparente na embalagem que permite tal exposição); EEPROM é apagada eletricamente por um efeito da mecânica quântica chamado Tunelamento de Fowler-Nordheim que permite que, quando determinados níveis de tensão são aplicados nas portas, elétrons passem pela camada isolante mesmo sem receber um alto nível de energia para vencer a barreira (como ocorre no efeito avalanche usado na gravação de memórias EPROM).
• tempo de limpeza: EPROM necessita de cerca de 20 minutos de exposição à luz ultra-violeta para ser totalmente apagada; EEPROM pode ser apagada eletricamente em um tempo da ordem de milisegundos.
• tamanho do bloco mínimo de limpeza: EPROM só permite a limpeza de todo o conteúdo do chip, enquanto que EEPROM permite que se limpe um byte por vez.
• densidade: uma célula de memória EPROM ocupa cerca de 1/3 da área ocupada por uma célula de EEPROM, o que a torna mais densa e mais barata que a segunda.

O ciclo se inicia com a colocação do endereço de linha desejado no barramento de endereços da memória. Isto normalmente é feito por um multiplexador que seleciona alguns bits do barramento de endereços do processador. Em seguida, um sinal RAS* (Row Address Strobe), gerado por um circuito de controle a partir de AS*, DS*, R/W* e dos bits mais significativos do endereço, é ativado fazendo com que a DRAM leia o endereço de linha disponibilizado (instante A na figura). Após um período de tempo definido pelo circuito de controle, é colocado no mesmo barramento de end. da memória o end. da coluna desejada (também via multiplexador). Logo a seguir é preciso que o sinal CAS* (Column Address Strobe) seja ativado pelo circuito de controle para fazer com que a DRAM leia o end. de coluna (instante B). Feita a leitura deste end. de coluna, basta aguardar um certo tempo (determinado pelo fabricante da memória) até que o barramento de dados saia do estado de alta impedância e se possa ler com segurança os dados apresentados lá. Em seguida, os sinais CAS* e RAS* são negados (instantes C e D), o que força o barramento de dados da memória a entrar novamente no estado de alta impedância (instante E).

CAS*-before-RAS*

Nesta forma, ao contrário do que ocorre em um ciclo normal de leitura, o sinal CAS* é ativado antes do sinal RAS*. Os chips que usam esta forma de refresh possuem internamente um circuito auxiliar de refresh, que inclui um gerador de endereços de linha (contador). Quando é detectado que CAS* foi ativado antes de RAS*, este circuito entra em operação e inicia o ciclo de refresh de uma linha especificada pelo contador. A presença do circuito contador internamente ao chip simplifica enormemente o projeto de unidades de memória baseadas neste tipo de DRAM. Durante o ciclo de refresh, o barramento de dados da memória fica em alta impedância (flutuante).

Hidden Refresh

Os chips DRAM que adotam a forma Hidden Refresh não só possuem internamente o circuito auxiliar de refresh, mas também aproveitam o tempo em que o processador está lendo os dados em um ciclo de leitura para fazer vários refresh similares à forma CAS*-before-RAS*. Durante um ciclo normal de leitura, RAS* é ativado e logo depois CAS* é ativado. Enquanto os dados estão sendo colocados no barramento e o processador os está lendo, o sinal RAS* pode ser negado e ativado algumas vezes, indicando ao chip que este deve executar o refresh das linhas de memória indicadas pelo seu contador interno. Como durante estas ativações e desativações de RAS* o sinal CAS* está ativado, o ciclo se torna similar ao de CAS*-before-RAS*. Deve ser notado entretanto que neste caso o barramento de dados não fica flutuando, mas sim mantendo os dados lidos imediatamente antes do início do refresh.

Pin-1 Refresh

Algumas DRAMs possuem um pino dedicado ao ciclo de refresh (pino 1). Neste ciclo o sinal RAS* deve ser mantido inativo por um longo período, enquanto o pino 1 é ativado, dando início ao processo de refresh interno ao chip. Como o tempo que o pino 1 deve ser ativado é bem menor que o tempo em que RAS* deve ficar desativado, é possível se fazer várias ativações e desativações do pino 1, permitindo que se regenere várias linhas da memória de uma vez. Este tipo de refresh foi mais usado em DRAMs de 64k e não é tão encontrado na prática.

• No mapeamento direto a memória principal de N linhas é dividida em conjuntos, cada um com um número n de linhas igual ao número de linhas na memória cache, enumeradas de 0 até n. Assim, a linha i do conjunto k da memória principal é mapeada na linha i da memória cache, ou seja cada linha da memória principal é mapeada numa linha específica da memória cache. Como há vários conjuntos, a uma linha da mamória cache podem estar associadas várias linhas da memória principal. Portanto, linhas de mesmo rótulo não podem coexistir na memória cache. Quando ocorrer o Miss de uma linha i do conjunto k e a linha i da memória cache estiver ocupada, ocorrerá necessariamente a substituição, mesmo que hajam linhas livres.
• No mapeamento associativo uma linha da memória principal pode residir em qualquer linha da memória cache. Não há nenhuma relação entre as suas localizações. No circuito da "tabela de correspondência" (implementada na memória associativa), o endereço da linha a ser acessada é comparado simultaneamente com todos os endereços das linhas residentes na memória cache para ver se ela se encontra na memória cache. Quando ocorrer o Miss de uma linha, esta linha é carregada preferencialmente em qualquer linha ainda livre na memória cache. A substituição só se dá se todas as linhas estiverem ocupadas.
• O mapeamento em conjunto associativo é de fato vários caches de mapeamento direto operando em paralelo. Cada linha i do conjunto k da memória principal é mapeada na linha i de uma das memórias cache em paralelo. Isso significa que um número de linhas i igual ao número de memórias cache (em paralelo) pode coexistir no cache.

O circuito A codifica, no máximo, 7 linhas de requisição de interrupção em 7 níveis de prioridade representados por 3 bits -- formato de interrupção processável pelos processadores da família MC68000.

No caso dos processadores da família MC68000, a distinção entre uma interrupção vetorizada e uma interrupção auto-vetorizada se dá pela ativação ou não do sinal VPA* durante o processamento de uma interrupção. No circuito em questão, somente a requisição do dispositivo HD gera uma interrupção auto-vetorizada, porque em resposta à ativaçào do sinal IACK*, o sinal VPA* é ativado (derivado do IACK1* e IRQ1*).

• Mouse: $005000, porque o número de vetor é 200;
• HD: $00A000, porque gera-se uma interrupção auto-vetorizada do nível 1 e o processador provê automaticamente o número de vetor correspondente, que é 25;
• Teclado: $00A000, porque o número de vetor é 25;
• Relógio: $001000, porque o número de vetor é 8.

No contexto da terminologia adotada pela Motorola, o processamento de exceção refere à forma como um processador responde a uma exceção (compreende o intervalo entre o instante de reconhecimento de uma exceção até carregar o endereço da rotina de serviço no PC), e o tratamento de exceção refere à ação tomada pela rotina de serviço (a partir do instante de desvio para o endereço da rotina de serviço).

Portanto, durante o processamento de uma exceção, são realizados os ciclos de barramento, uma vez que, no mínimo, o conteúdo do PC e do SR são salvos na pilha do sistema que fica localizada na Unidade de Memória.

A principal função de uma unidade de gerência de memória consiste em mapear endereços do espaço lógico gerados pelo processador em endereços do espaço físico definido na Unidade de Memória.

Entre as vantagens desta organização temos:

1. tornar transparente a localização física dos dados e dos program as,
2. permitir diferentes processos/tarefas compartilharem recursos comuns (dados e i nstruções),
3. possibilitar a implementação de um sistema de memória virtual (quando um endereço lógico não tem nenhum endereço físico correspondente, a unidade de gerência de memória pode gerar um sinal de ``falta de página''. Este sinal pode ser utilizado para solicitar atenção do processador para carregar a ``página faltante'' e atualizar a tabela de correspondência entre endereços lógicos e físicos),
4. facilitar o controle de acessos através da programação dos bits do seu registrador de estado, como habilitar acessos, proteger contra a escrita, proteger contra acessos indevidos, etc.
5. possibilitar a implementação de um sistema com mais memória física que a capacidade de endereçamento da UCP.