Questão 1(valor 2.5 pts) Responda as seguintes questões:
(0.5 pt) 1) Na estratégia de interfaces mapeadas no espaço de endereço da memória ({\it memory-mapped interface}) distinguem-se 5 formas de mapear os registradores (de controle, de estado e de dados) de cada interface. Em que consiste o mapeamento com uso do sinal R/W*?
Os registradores da interface podem ser classificados em somente de escrita (p. ex., registradores de controle), somente de leitura (p. ex., registrador de estado) e de escrita/leitura. Para economizar os pinos/linhas de endereços, mapeia-se um registrador somente de escrita e um somente de leitura a um mesmo endereço no espço de endereços da UCP e utiliza-se uma lógica adicional que leva em consideração o sinal R/W* na interface para acessar registradores corretos.
(1.0 pt) 2) O que é uma interface paralela com {\it buffering}? Exemplifique com uma aplicação.
- (0.5 pt) Uma interface paralele á uma interface em que a cada bit de uma "palavra" é associado um pino/linha. Buffers são unidades que podem reter os dados temporariamente. Portanto, interfaces paralelas com buffering são aquelas providas de elementos de retenção para cada bit.
- (0.5 pt) Os buffers são muito utilizados para acomodar o fluxo de dados entre dois dispositivos com velocidades de operação diferentes para garantir que os tempos de setup/hold do receptor sejam satisfeitos.
(1.0 pt) 3) Numa transmissão serial assíncrona onde cada unidade de informação é constituída por 10 bits (1 {\it start bit}, 7 bits de dados, 1 bit de paridade e 1 {\it stop bit}), qual é a máxima diferença (em percentagem) nas frequências entre o transmissor e o receptor permitida? Justifique a sua resposta.
Numa transmissão serial, o número de bits N que se pode enviar numa rajada depois do start bit (cuja borda de subida é utilizada para (re)sincronizar o transmissor e o receptor) deve ser tal que satisfaça a seguinte expressão (página 704 do livro-texto):
t/T < 100/(2N + 1),
onde t é a diferença entre os períodos do transmissor e do receptor e T, o período do transmissor.
No caso, N=9
t/T = fT/T < 100/(2 x 9 + 1) ,
então
f < 5.26 %.
Questão 2 (valor 3.0 pts.)
Seja o seguinte esquema um esboço lógico de um controlador DMA:
Observação: Não são considerados os sinais de controle de memória (endereço, R/W* e {\it strobes} de dados).
(0.5 pt) 1) O que é acesso direto à memória?
Um acesso direto à memória é uma transferência de dados entre um periférico e uma memória sem a intervenção ativa da unidade central de processamento.
(1.0 pt) 2) Qual é a função de cada sinal? Desenhe na figura setas em cada linha para indicar o ``sentido'' do fluxo destes sinais (se é de entrada ou de saída em relação ao processador e ao periférico).
- (0.8 pt) Os sinais são:
- RESET* : sinal de "reset"
- REQ* : requisição de transferência de dados
- ACK* : indica que os dados são válidos
- BR* : requisição de barramento
- BG* : concessão de barramento
- BGACK* : indica que o barramento foi tomado
- AS*: indica que o conteúdo do barramento de endereços é válido
- DTACK*: indica que que o conteúdo do barramento de dados é válido
- CLK: define o intervalo de tempo em que BGACK* mantém ativado.
- (0.2 pt) O sentido do fluxo dos sinais está desenhado no diagrama.
(1.0 pt) 3) Esboce o diagrama de tempo do circuito, mostrando explicitamente a interdependência temporal entre os sinais. Justifique sucintamente o seu diagrama.
Quando REQ* é ativado, a borda de descida é utilizada para ativar BR*. Em resposta a esta ativação e assim que liberar o barramento, o processador ativará o sinal BG* cedendo o uso do barramento para DMAC. Porém, DMAC só ganhará efetivamente o controle do barramento quando os barramentos de dados e de endereços forem liberados (AS* = DTACK* = 0), ativando BGACK*. Tendo posse do barramento, iniciam-se os ciclos de DMA sem intervenção direta da UCP.
(0.5 pt) 4) Cite e explique os três modos de operação de um controlador DMA?
O acesso pode ser transparente (DMA transparente), no sentido que o controlador utiliza o barramento quando ele está ocioso, ``por roubo'' (uma fatia do ciclo de barramento é utilizada por DMA) e por ``rajada'' (alguns ciclos de barramento são utilizados por DMA).
