- Margem de ruído para nível alto: maior valor de tensão negativa de um ruído que pode aparecer na saída de um circuito em nível alto sem levar a entrada do circuito a ela conectada à região de indecisão;
(1.0 pt) (b) Se um dado circuito possui VNL=0.4 V (margem de ruído para nível baixo) e VIL=0.7 V (tensão de entrada máxima para nível baixo), qual é o valor máximo da tensão de saída para que esta seja interpretada como nível baixo? Justifique.
- VNL = VIL - VOL
VOL = VIL - VNL = 0.7 V - 0.4 V = 0.3 V
Questão 2 (valor 2.0 pts)
No circuito representado pela figura abaixo, os tempos de propagação dos componentes são
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(1.0 pt) (a) Complete o diagrama de tempos, indicando as diferenças de tempo entre os sinais.
(1.0 pt) (b)Qual é o tempo de setup (máximo) dos flip-flops para que a saída Q2 vá garantidamente para o nível alto em resposta à primeira transição ativa do sinal CLK1? Justifique.
- O tempo de setup deve se tal que, adicionado ao tpFF, seja menor ou igual a tpNAND + tpINV, isto é, tsetup+tpFF <= tpNAND + tpINV. Substituindo os valores, teremos tsetup <= 7ns.
Questão 3 (valor 1.0 pt)
(0.5 pt) (a) O que é necessário fazer para garantir o correto funcionamento de uma porta lógica com saída em coletor (ou dreno) aberto? Justifique.
- Ligar a saída à fonte de corrente contínua (Vcc) através de um resistor chamado `'pull-up'', para evitar que a tensão de saída no nível lógico 1 fique indefinida (flutuante).
(0.5pt) (b) Descreva suscintamente a organização básica de um computador de uso geral, identificando seus módulos e suas respectivas funções.
- os módulos constituintes são Unidade de Processamento, Unidade de
Memória e Unidade de Entrada/Saída;
Unidade de Processamento: encarregada de efetuar as operações aritméticas e lógicas sobre os dados a serem processados, além de prover uma série de sinais de controle para os demais módulos;
Unidade de Memória: cuida do armazenamento dos dados e das instruções de programas em execução pela Unidade de Processamento;
Unidade de Entrada/Saída: responsável pela entrada e saída de dados do computador, servindo como intermediadora entre este e o mundo exterior.
Questão 4 (valor 2.0 pts)
Explique, com o auxílio de um diagrama de tempos, a relação entre os sinais BR*, BG* e BGACK* em um processo de arbitragem de barramento de um sistema baseado no processador MC68000.
- Em um sistema baseado no 68000 podemos ter mais de um dispositivo (outra CPU, por exemplo) controlando o barramento, mas não ao mesmo tempo. Sempre haverá só um mestre de barramento que definirá os sinais do mesmo em um dado instante. Os demais dispositivos serão escravos. Para que outro dispositivo passe a ter controle do barramento, ele pode ativar (levar ao nível zero) o sinal de entrada BR* do 68000, indicando ao 68000 (mestre atual) que ele deseja controlar o barramento do sistema. O 68000 irá reconhecer este pedido e ativar a saída BG*, que indica que o controle do barramento foi concedido ao solicitante. Este, por sua vez, irá aceitar o controle ativando a entrada BGACK*, indicando que detém agora o controle do barramento. O 68000 irá então para um estado de alta impedância até que BGACK* seja negado e o controle volte a ele. A figura abaixo mostra a relação entre os 3 sinais.
Questão 5 (valor 3.0 pts)
Considere uma memória RAM hipotética que opera com sinais compatíveis com a lógica TTL e cujos parâmetros temporais são fornecidos nas tabelas abaixo.
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Conforme o seguinte esquema funcional, esta memória foi conectada a um processador MC68000--12.5 MHz operando com um clock de 10MHz:
O decodificador e o selecionador são circuitos combinacionais que introduzem, respectivamente, atrasos de 10ns e 5ns.
(1.0 pt) (a)Esboce, com uso do diagrama de tempos, os sinais A, B e C em função dos sinais CLK, A01-A23, AS*,(L,U)DS* e R/W* no ciclo de leitura, indicando os valores dos tempos envolvidos com estes 3 sinais.
(1.0 pt) (b) Neste sistema, os valores dos parâmetros temporais tAA, tRC e tCHZ da memória são satisfeitos? Justifique.
- (0.3 pt) tAA = 3.0*tcyc - (6) - (27) = 3.0 * 100ns - 50ns - 10ns = 240ns (OK, >= 200ns)
- (0.3 pt) tRC = 3.5*tcyc + (7) - (6) = 3.5 * 100ns + 60ns - 50ns = 360ns (OK, >= 200ns)
- (0.4 pt) tCHZ = (29) - 5ns = 0 - 5ns (Ok, a memória
segura os dados por 15ns e o tempo de hold requerido
pelo processador é 0ns.)
tCHZ = (29a) - 5ns = 120ns - 15ns = 115ns (Ok, >= 50ns. Não ocorrerá contenção no barramento de dados.)
(1.0 pt) (c) Quais modificações você introduziria no circuito para os casos em que DOIS dos seguintes parâmetros temporais não forem satisfeitos (considere os casos isoladamente e responda somente DOIS ítens).
- (0.5 pt) tAA: atrasar o sinal DTACK* para inserir estados de espera.
- (0.5 pt) tCW: atrasar o sinal DTACK* para inserir estados de espera.
- (0.5 pt) tWR: adicionar um latch, ou o equivalente, para segurar os endereços por um tempo maior, tendo cuidado de que estes endereços não ``sobreponham'' com os endereços do ciclo seguinte (contenção).
- (0.5 pt) tDH: adicionar um latch, ou o equivalente, para segurar os dados por um tempo maior, tendo cuidado de que estes dados não ``sobreponham'' com os dados do ciclo seguinte (contenção).
Last modified: Thu Oct 26 09:11:31 BRA 2000
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